近日，在比利时安特卫普举行的将来峰会上，IMEC(微电子研究中间)公布陈述，探究了直至2036年摆布的半导体工艺、技能线路图。
IMEC是一家成立于1984年的权势巨子半导体研究机构，位于欧洲，研究标的目的包含微电子、纳米技能、信息通信体系技能（ICT）、芯片制程技能、元件整合、纳米技能、微体系以及元件、封装等方方面面。
IMEC的名望不如Intel、ARM、ASML、台积电、三星、中芯国际等等芯片设计、创造商，但一样是重量级玩家，尤为是在根本技能研究、行业尺度化方面饰演着相当首要的脚色，与上述巨擘都有紧密亲密互助，还在与ASML互助推进EUV光刻技能。
在评论辩论线路图以前，起首诠释一点，X纳米工艺行业都标注为Nx(nanometer)，而在纳米之后将是埃米，标注为Ax。究竟上，2nm之后就起头使用埃米了，A14就等于1.4nm。
IMEC预估的线路图上，每一一代工艺不乱距离两年时间推动，但今朝望应当是开端投产时间，而非量产商历时间，好比N3 3nm，线路图上标注2022年，但本年是望不到现实产物的。
之后将陆续是N二、A1四、A十、A七、A五、A三、A2，最后的A2也就是0.2nm，预计在2036年摆布实现。
固然，分歧厂商的线路图是纷歧样的，好比Intel另有一个A18，台积电则跳过了N3。
在晶体管技能层面，IMEC认为，现有的FinFET只能维持到N3工艺，之后的N二、A14将转向GAA环绕栅极、Nanosheet纳米片技能，而再日后的A十、A7会改用Forksheet。
A5期间起头必需使用CFET互补场效应晶体管，而到了A2工艺，还要参加Atomic原子通道。
天然，每一一家厂商的技能线路也纷歧样，哪一个工艺节点上运用甚么技能，也都有各自的考量。
值患上一提的是，对于于栅极间距(Meta Pitch)这一衡量工艺进步前辈性的首要指标，将来入一步缩减将愈加坚苦，A10工艺可以到达16nm，A7工艺只能到16-14nm，之后的A五、A三、A2工艺都停留在16-12nm。
IMEC统计汗青数据后发明，52年曩昔了，从晶体管数目角度望，摩尔定律仍然坚挺，而今朝的晶体管数目属于苹果M1 Ultra，经由过程双芯封装到达了1140亿个。
不外，芯片设计本钱确凿在飙升，16/14nm工艺必要1亿美元出头，10nm工艺年夜约1.8亿美元，7nm工艺猛增到近3亿美元，5nm工艺则是年夜约5.5亿美元，将来确定会继续暴涨。
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